O que o cache L4 armazena em algumas CPUs?

Question

Todas as modernas CPUs multi-core têm pelo menos um cache de três níveis (consulte Por que precisamos de vários níveis de memória cache? ).

L1 é a mais rápida e a menor, a L2 tem um pouco mais de latência, mas é maior, e a L3 armazena dados que são compartilhados entre todos os núcleos no processador (e são ainda maiores e mais lentos). Tudo está bem e bem.

Pesquisando a frase "Cache L4", no entanto, não produz resultados vazios. Aparentemente, existem algumas CPUs que incluem um cache L4 (aparentemente o Intel Broadwell i7-5775C possui 128 MB de eDRAM implementado como cache L4).

Alguém sabe para que serve o cache L4? Não consigo encontrar nenhuma documentação sobre seu propósito e função.

    

Answer 1

O cache de nível 4 (cache L4) é uma maneira de vincular o cache de nível 3 que pode ser acessado pela CPU e pelo cache L4, que podem ser acessados pela CPU e pela GPU.

Level 4 on-package cache was introduced by Intel starting with their Haswell microarchitecture. The level 4 cache uses, embedded DRAM (eDRAM), on the same package, as the Intel's integrated GPU. This cache allows for memory to be shared dynamically between the on-die GPU and CPU, and serves as a victim cache to the CPU's L3 cache.

Fonte: Wikipedia - cache da CPU

This is the current eDRAM representation for Haswell and Broadwell processors. Here we see that the eDRAM is accessed by a store of L4 tags contained within the LLC of each core, and as a result acts more as a victim cache to the L3 rather than as a dynamic random access memory implementation. Any instructions or hardware that requires data from the eDRAM has to go through the LLC and do the L4 tag conversion, limiting its potential (although speeding up certain specific workloads by virtue of a 50 GB/s per-link bi-directional interface.

Esse cache L4 permaneceu na microarquitetura da Intel durante toda a vida útil Haswell e Broadwell.

No Skylake, o acordo de eDRAM muda:

Ratherthanactingasapseudo-L4cache,theeDRAMbecomesaDRAMbufferandautomaticallytransparenttoanysoftware(CPUorIGP)thatrequiresDRAMaccess.Asaresult,otherhardwarethatcommunicatesthroughthesystemagent(suchasPCIedevicesordatafromthechipset)andrequiresinformationinDRAMdoesnotneedtonavigatethroughtheL3cacheontheprocessor.

Oartigoadicionalcontinuaparaindicarque:

WhilethepurposeoftheeDRAMistobeasseamlessaspossible,IntelisallowingsomeleveloncontrolatthedriverlevelallowingtextureslargerthantheL3toresideonlyineDRAMinordertopreventoverwritingthedatacontainedintheL3andhavingtorecacheitforotherworkloads.

Arquitetura de lançamento do Anandtech - Intel Skylake Mobile Desktop