Memória endereçável por byte e ISA [fechado]

Question

Estou tentando eliminar alguma confusão sobre a arquitetura do conjunto de instruções e como a memória é acessada. Basicamente, eu sei que em memória endereçável de byte, os dados são armazenados byte por byte em big-endian ou little-endian. Agora, se tivermos um processador de 32 bits, significa que poderíamos usar registros de 32 bits; os barramentos de dados transferem 4 bytes de dados de cada vez em cada ciclo de clock? Além disso, as instruções também são de 32 bits? Como isso afeta o tamanho do opcode versus o tamanho do operando?

    

Answer 1

do data buses transfer 4 bytes of data at a time at each clock cycle?

Isso depende inteiramente do design do sistema, mas direi que sim, eles transferem 4 bytes de dados a cada ciclo de clock (se forem instruídos a isso, é claro) assumindo que você está um estudante de engenharia / ciência da computação fazendo uma aula de arquitetura / organização de computadores. No entanto, isso pode não ser sempre o caso, já que as arquiteturas de computadores contemporâneas são muito mais sofisticadas do que as que você vê no curso de organização / arquitetura de seu computador.

Eu recomendo que você leia Tudo o que você precisa saber sobre as memórias DDR, DDR2 e DDR3 para que você possa ter uma ideia de como as transferências de taxa dupla de dados ocorrem.

Also, are the instructions also 32 bits long?

Não necessariamente. Cabe ao sistema de design. Eu recomendo que você leia sobre as arquiteturas RISC e CISC .

[ Fonte ] Por exemplo, um computador de conjunto de instruções complexas (CISC) com IA-32 (ou seja, arquitetura Intel i386) pode ter instruções de comprimento de 1 byte a 12 bytes (8 bits a 96 bits) enquanto possui registros de dados de 32 bits.

How does that affect the opcode size versus the operand size?

Novamente, até as decisões de design.