O papel CMU-Intel que você citou mostra (na página 5) que a taxa de erro depende muito do número de peça / data de fabricação do módulo DRAM e varia de 10 a 1000. Há também algumas indicações de que o problema é muito menos pronunciado nos chips fabricados recentemente (2014).
O número '9.4x10 ^ -14' que você citou foi usado no contexto de um mecanismo de mitigação proposto chamado "PARA" (que pode ser semelhante a um mecanismo de mitigação existente pTRR (pseudo Target Row Refresh)) e é irrelevante para a sua pergunta, porque PARA não tem nada a ver com ECC.
Um segundo documento da CMU-Intel (página 10) menciona os efeitos de diferentes algoritmos ECC na redução de erros (fator 10 ^ 2 a 10 ^ 5, possivelmente muito mais com testes sofisticados de memória e "bandagem de guarda").
O ECC transforma efetivamente o exploit Row Hammer em um ataque DOS. Erros de 1 bit serão corrigidos pelo ECC, e assim que um erro de 2 bits não corrigível for detectado, o sistema parará (assumindo o ECC do SECDED).
Uma solução é comprar hardware que suporte pTRR ou TRR. Veja atual postagem no blog da Cisco sobre a Row Hammer . Pelo menos alguns fabricantes parecem ter um desses mecanismos de mitigação embutidos em seus módulos DRAM, mas permanecem profundamente escondidos em suas especificações. Para responder à sua pergunta, pergunte ao fornecedor.
Taxas de atualização mais rápidas (32ms em vez de 64ms) e intervalos de limpeza agressivos também ajudam, mas causam impacto no desempenho. Mas eu não conheço nenhum hardware de servidor que permita realmente ajustar esses parâmetros.
Eu acho que não há muito o que você pode fazer no lado do sistema operacional, exceto encerrar processos suspeitos com alto uso constante da cpu e altas falhas de cache.