Estou tentando desenvolver um controlador GDDR5 e estou um pouco confuso em relação ao documento de especificação JEDEC - as diferentes possibilidades de configuração de memória parecem ser três bits de endereço curtos para atingir a capacidade especificada ...?
Por exemplo, 512M de memória, modo 32x, com 8 bancos (todas as configurações maiores usam 16): Bits de endereço de linha são A0-A11 (12) Os bits de endereço da coluna são A0-A5 (6) Os bits de endereço do banco são: BA0-BA2 (3) (Consulte o documento específico do JDEC, JSED212B.01, página 12, Tabela 7 e Tabela 8)
Mas isso só endereça 2 ^ 12 * 2 ^ 6 * 2 ^ 3 = 2Mi endereços locais de cada x32bits = 64Mbs ....
Você pode fazer o mesmo com qualquer outra configuração listada e ainda não obter a capacidade especificada. Isso não está relacionado a grupos de bancos ou ao fato de que o GDDR5 multiplexa suas linhas de endereço, mas claramente há algo diferente do padrão (diferente do DDR3) que está faltando?
Qualquer pessoa com insights, por favor avise?
Não consegui encontrar esta informação em nenhum lugar, por isso, caso alguém mais precise de uma ligação para onde foi respondida muito bem!
Em resumo, o acesso burst GDDR5 é limitado a um endereço de coluna única, tornando um local de endereço equivalente a x32 * 8 bits de comprimento de burst em tamanho
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