Quando uma instrução é enviada para uma CPU, isso pode levar vários ciclos de clock para completar, quando a CPU sabe que a instrução terminou e pode começar a processar a próxima? Estou interessado principalmente em arquiteturas RISC pela simplicidade, já que o CISC pode conter microcódigo complexo.
Normalmente, para CPUs simples que não são superescalares e não têm lógica sofisticada de pré-busca ou pipeline, é feito por uma conexão real do circuito. Quando uma instrução é retirada, um fio da lógica de retirada para a unidade de busca aciona a busca da próxima instrução.
O que você está pedindo pode ser encontrado no google para "Diagrama de tempo do processador":
Dentro do diagrama de tempo, você pode ver quando as instruções são colocadas no barramento e, quando estiver completo, pode disparar a próxima instrução a ser buscada, etc.
Sim, instruções diferentes têm diferentes ciclos de número de relógios - por exemplo, as instruções XMM da arquitetura Intel demoram muito mais do que uma simples operação XOR. Além disso, devido ao armazenamento em cache e ao pipelining, as instruções SAME podem até ter diferentes latências gerais.
Desde que você solicitou o RISC, talvez você deva ler o diagrama de temporização do processador ARM: