Esta resposta é para uma arquitetura IA-32. Peguei o formulário de informações Manuais do desenvolvedor de software das arquiteturas IA-32 da Intels , Página 1751 / 3044 (!):
Tabela 4-6. Formato de uma entrada de tabela de páginas de 32 bits que mapeia uma página de 4 KB:
- 0 (P): Presente; deve ser 1 para mapear uma página de 4 KB
- 1 (R / W): leitura / gravação; se 0, as gravações podem não ser permitidas na página de 4 KBs mencionada por esta entrada (consulte a Seção 4.6)
- 2 (U / S): Usuário / supervisor; se 0, os acessos do modo de usuário não são permitidos na página de 4 KBs referenciada por esta entrada (veja a seção 4.6)
- 3 (PWT): write-through no nível da página; determina indiretamente o tipo de memória usado para acessar a página de 4 KBs referenciada por este entrada (ver secção 4.9) entrada (consulte a Seção 4.9)
- 4 (PCD): desativação do cache em nível de página; determina indiretamente o tipo de memória usado para acessar a página de 4 KBs referenciada por este entrada (consulte a Seção 4.9)
- 5 (A): Acessado; indica se o software acessou a página de 4 KBs referenciada por esta entrada (consulte a Seção 4.8)
- 6 (D): Sujo; indica se o software gravou na página de 4 KBs referenciada por esta entrada (consulte a Seção 4.8)
- 7 (PAT): Se o PAT for suportado, determina indiretamente o tipo de memória usado para acessar a página de 4 KBs referenciada por este entrada (ver Seção 4.9.2); caso contrário, reservado (deve ser 0)
- 8 (G): global; se CR4.PGE = 1, determina se a tradução é global (consulte a Seção 4.10); ignorado de outra forma
- 11: 9: ignorado
- 31:12: Endereço físico da página de 4 KBs referenciada por esta entrada